Modelsim v10.6 最新版

Modelsim非常专业的语言仿真软件，Modelsim可以帮助用户快速的进行语言仿真。在这里这款软件具有代码覆盖率高、调试环境直观、仿真效率高等特点，非常的适合用户的使用，还非常的方便一些用户。在这里这款软件通过的个性化界面和用户接口为用户提供了非常有力的仿真速度。这款软件的界面也是非常的简洁明了，一目了然，用户一眼就能看见自己想要的功能在哪里，还有着软件的占用空间内存不大，安全、小巧，用户可以安心的下载使用。

Modelsim操作：

1、直接将用VerilogHDL编写的128分频器程序count128.v设置为工程的顶层设计文件，编译失败?

快速建立了一个只有一个器件的电路图文件：Msim.bdf,将输入输出信号直接引出来，并将其设为顶层文件，编译通过

2、编译通过后进行仿真，仿真失败?

原因是：

已经设定仿真语言为Verilog HDL

解决方法：

用手工重新写了一段Verilog HDL语言的顶层设计文件MSim.V。编译通过，并且仿真正常

3、波形加载慢的问题解决办法?

方法一

先仿真1ms，然后zoom full一次，在此基础上再跑1ms，再zoom full，依此类推跑到10ms，这时再zoom full就很快地完成了。我猜原因是前面的9次zoomfull建立了一些缓存数据，以供第10次使用，所以变快了

方法二

变化频率最大的信号删除掉，通常情况下，变化频率最大的信号是时钟信号，如果一定要保留，那么可以将该信号的format设为literal，或者event，如果format是logic，将严重拖慢画波形的速度。设置的方法是在波形信号处点击右键，选择format->literal

Modelsim优势：

【有效的调试环境】

调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选

通过智能设计的调试环境简化了发现设计缺陷的过程。调试环境有效地显示设计数据，以便分析和调试所有语言

允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率

信号值可以在源窗口中注释并在波形查看器中查看，通过对象及其声明之间以及访问文件之间的超链接导航简化调试导航

可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，还具有图形和文本数据流功能

Mentor的旗舰模拟器Questa共享一个共同的前端和用户界面。这样，如果客户需要更高的性能并支持高级验证功能，则可以轻松升级到Questa

Modelsim说明：

一、【高级代码覆盖率】

高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍

高级代码覆盖功能为系统验证提供了有价值的指标。所有覆盖信息都存储在统一覆盖数据库(UCDB)中，该数据库用于收集和管理高效数据库中的所有覆盖信息。可以使用分析代码覆盖率数据的覆盖实用程序，例如合并和测试排名。覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性

二、【混合HDL仿真】

将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境

Modelsim评价：

1、统一的混合语言模拟引擎，易于使用和性能

2、Verilog的原生支持，用于设计的SystemVerilog，VHDL和SystemC，用于有效验证复杂的设计环境

3、快速调试，易于使用，多语言调试环境

4、高级代码覆盖和分析工具，可实现快速覆盖范围

5、交互式和后期模拟调试可用，因此两者都使用相同的调试环境

6、强大的波形比较，便于分析差异和错误

7、统一覆盖数据库，具有完整的交互式和HTML报告和处理功能，可以在整个项目中理解和调试覆盖范

8、与HDL Designer和HDL Author相结合，可实现完整的设计创建，项目管理和可视化功能

Modelsim特色

功能上极为强大的语言仿真软件，能提供友好的仿真环境

是唯一的单内核支持VHDL和Verilog混合仿真的仿真器。

拥有直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快